Vhdl Mobile Media Example

Io sto cercando di scrivere un VHDL media mobile modulo uniformemente ponderato che utilizza FSMD ata Da quello che ho capito, gli stati necessari sarebbe qualcosa di simile a prendere, dividere, uscita Di seguito è riportato il processo che ho scritto, ma mi sento come la mia logica è un po 'fuori si noti che i dati I m in media è solo una serie costante di 8 numeri di bit, così ho pensato che dovrebbe andare bene di utilizzare un data design. The non causale ha 64 voci, e al momento la finestra per la media è di 4. Come sbagliato questo look. A alcuni problemi che posso vedere a destra away. You don t ri inizializzare temperatura anywhere. You don t hanno alcun controllo limite per conteggio è un sottotipo o solo un numero intero naturale, cosa succede con i contare modello quando si avvicinarsi al limite Come si tira over. Your per-loop è 0 a len - sei sicuro che didn t significa 0 a len - 1.Since l'intero processo di decodifica è stato cronometrato, è don t realmente bisogno nState a tutti noti che si non è nemmeno l'inizializzazione Cstate ma stiamo ancora decodifica o rendere il vostro stato di decodificare un processo combinatorio separato o semplicemente sbarazzarsi di nState e assegnare ai Cstate directly. Otherwise, dipende dagli obiettivi di progettazione Se don t si preoccupano di throughput ma necessità di funzionare a una frequenza di clock molto elevata, si potrebbe desiderare di eseguire l'aggiunta sequenziale anziché in parallelo, per example. answered 5-set-14 a 13 32.thanks, che sicuramente non rendere le cose migliori per il rollover conteggio, non sono sicuro veramente come farlo, perché per ogni modello contare fino a 63, voglio visualizzare il suo valore e la media della finestra intorno quindi se io rollover a Coun-len, si shouldn t andare fuori dai limiti, ma non mostrerà piena dati se stavo facendo una implementazione causale avrei un certo ritardo alla partenza, si tratta di una cosa simile mi serve qui, ma alla fine user1710566 5 set 14 a 23 23.my soluzione era elsif evento CLK poi se conta 64 poi contare 0 altrimenti calcolare fine, se nel ciclo for ho messo una via d'uscita se conteggio mi è stato superiore a 63 user1710566 6 settembre 14 a 0 05.I avere una domanda relativa al calcolo della media continua del valore di ADC l'approccio che ho usato è una media continua di esempio 256 campioni il valore adcaout mostrato nel seguente codice che ricevo sul mio incrementi GUI lentamente per fare un esempio, se mi aspetto valore 100mA, mio ​​GUI mostra 4 mA, 8mA, 15mA e poi finalmente dopo 2 minuti ricevo valore 100mA stabile voglio vedere il 100mA direttamente sul mio GUI da adcaout invece di valori di incremento e la stabilizzazione dopo qualche altro problema è che, Posso in qualche modo rendere questo processo veloce in modo che io don t devono attendere 3 minuti per la ricezione stabile al 100 mA da adcaout CLK orologio la progettazione digitale di seguito è di 20 MHz l'orologio per la ricezione dei valori di ADC sulla scheda FPGA è 15 KHz .-- il file è il codice below. Your viene modificato come follows. The output finale che sto visualizzazione su mia GUI è slvvalue1 e slvvalue2. Che ne dite di questo al reset o in qualsiasi altro momento, se si desidera, assegnare il valore DataIn a tutti gli elementi di matrice si stadio questo dovrebbe impostare istantaneamente il vostro media all'esempio value. The corrente sotto mostra il codice completo per una calcolatrice media mobile mio suggerimento è che si studia fino a quando si capisce allora, tenta di utilizzare nel vostro disegno Infine, e solo dopo si ha un lavoro circuito di base, si potrebbe cambiare per soddisfare la vostra larghezza di vincoli di progettazione dei dati, il numero di campioni, serie di numeri interi, uso di firmato vs intero etc. Finally, se si desidera utilizzare il codice di cui sopra per mantenere due medie distinte per due segnali distinti, semplicemente istanziare l'entità media twice. Edit quanto ho capito dai vostri commenti, potrebbe essere necessario un input in più per impostare la media istantaneamente al valore corrente di ingresso In questo caso, è possibile utilizzare un ingresso di carico come mostrato below. answered 26 nov 13 ad 15 45.VGA Interfacciamento e controllo tramite Mentor Graphics HDL Designer Software. and Development Board DE1 Altera. VEDERE LA MIA PAGINA DEDICATA AL DE1 BELOW. The Software link utilizzato in questo tutorial viene chiamato HDL Designer da Mentor Graphics, insieme con i vari programmi compagno come as. ModelSim e precisione Synthesis. Just informare tutti voi prima di andare further. I NON saranno fornite i file di codice sorgente completo VHDL per download. If siete nuovi alla programmazione VHDL, vi consiglio di rivedere la mia pagina VHDL come Introduction. However, se si sta già programmando e capire VHDL in una certa misura, allora si può saltare l'Intro e passare ahead.- Companion libro di testo per questo Project. A altamente raccomandato libro di testo per questo progetto è uno dei due libri illustrati Below. RAPID prototipazione di DIGITALI SYSTEMS. These particolari libri di testo contiene alcune grandi informazioni su VGA interfacciamento e fornisce parte del codice di base VHDL per la creazione di un controller VGA mi consiglia vivamente di acquistare uno di questi libri per aiutare a consolidare la understanding. This tutorial vi mostrerà come programmare Development Board Altera DE1, per produrre il controllo VGA richiesto e segnali dati per la visualizzazione di grafica 2D di colore su una VGA Monitor questo a sua volta, consentirà di produrre uno stile di base 2D PONG giochi in stile video Game. Many VHDL PONG sono stati dimostrati in linea come questa qui sotto questo è simile a quello che il progetto finale sarà apparire come una volta completato Tuttavia si è liberi di aggiungere ulteriori funzionalità al gioco, se avete il tempo di farlo prima della fine delle vostre caratteristiche Semester. Additional può essere aggiunto al vostro gioco per quelli di voi che desiderano andare oltre la sagoma del Questa funzionalità Tutorial come ad esempio un Score Board, limiti di tempo, effetti sonori, o anche un gioco della barra di interfaccia di controllo pad per due giocatori Questo è sicuramente incoraggiata in quanto aiuterà a consolidare la comprensione del VHDL code. This tutorial utilizza una risoluzione dello schermo di 640 x 480 con una frequenza di aggiornamento dello schermo 60 Hz Se si vuole andare tutti fuori e tentare di utilizzare impostazioni di risoluzione superiori, come 800 x 600, 1024 x 768 o addirittura 1600 x 1200 quindi con tutti i mezzi di farlo si sarebbe sicuramente per alcuni importanti punti fx se si può ottenere per work. Visit sul link qui sotto per una lista dei vari requisiti sincronizzazione del segnale VGA per diversi risoluzione settings. This tutorial può facilmente essere applicato ad altre schede di sviluppo e altri packages. Boards software VHDL come The Altera DE2, Altera UP1, UP2, CPLDT-2 e molti altri si può anche utilizzare un programmatore universale programmare il proprio CPLD o FPGA Vi è inoltre la possibilità di utilizzare un programmatore interfaccia JTAG e il cablaggio su voi stessi ad un FPGA compatibile JTAG Questo permette di utilizzare un programmatore di 15 00 JTAG come l'Altera USB-BLASTER programmare il proprio Off-the-Shelf CPLD o FPGA finché il FPGA si acquista supporta una interfaccia JTAG allora si può collegare su voi stessi e semplicemente programmarlo con il stesso software Logic si utilizza con il vostro sviluppo DE1 board. For una spiegazione dettagliata sul interfaccia JTAG, controllare il mio JTAG interfaccia pagina e video didattico sul link Below. I hanno preparato una serie di video didattici per questo progetto per la tua recensione I video coprirà i concetti necessari per voi di combinare 10 blocchi separati VHDL in HDL Designer, per produrre un video gioco pong Style sul tuo Altera DE1 Development Board si interfaccia la DE1 a un monitor VGA utilizzando il bordo DB-15 VGA port. Now, in quanto questo è un progetto a lungo termine popolare per molte scuole e università non sarò fornendo i file VHDL codice sorgente per voi per appena scaricare, copiare e incollare nel vostro progetto e quindi inviare al vostro professore e ottenere un giro gratuito per questa Project. I avrà vari video didattici che andrà oltre i concetti fondamentali del progetto e avrà anche una certa architettura e il processo di esempi VHDL generale per ciascuno dei 10 blocchi VHDL spetterà a voi di applicare il codice di esempio per il proprio progetto che ho credo che sia importante che si scrive il proprio codice, eseguire simulazioni e vedere come funzionano le cose attraverso tentativi ed Error. Just ricorda che puoi fare this. Try scrivendo del codice VHDL te stesso, simulazioni e Multisim familiare vi vedere quanto velocemente si può learn. So ancora una volta, non sarò dando i file di codice sorgente VHDL per download. If si utilizza il sito e il mio Instructional Video s come una guida, farà proprio fine. You può fare this. Now, se dovessi rispondere alle 100 s di e-mail a tutti voi mi mandi, chiedendo aiuto con il codice VHDL, non sarei in grado di trovare il tempo per lavorare o anche mangiare così per favore Registrati, e chiedere tutte le vostre domande relative VHDL sulla CPLD FPGA Digital design Forum. If hai bisogno di aiuto con il tuo codice VHDL o altri progetti connessi di ingegneria del forum è il posto dove andare si può parlare con altri professionisti del settore per aiutare a risolvere e risolvere il codice VHDL problemi loro forum GUI basata su web è dotato di entrambi CODE e COMMENTO formattazione questo rende i tuoi messaggi messaggio molto chiaro e organizzato Avere i tuoi messaggi messaggio in modo chiaro formattato in questo modo, permette ad altri di assistere in modo più efficiente e in modo tempestivo Quindi questa è una risorsa fantastica e mi raccomando che si interfaccia VGA join. The interface. The VGA è stato standardizzato da IBM nel 1987 con i requisiti di segnalazione per visualizzare le immagini a colori sul monitor del computer tubo catodico o CRT in breve Quando i monitor LCD sono stati in seguito rilasciati, hanno adottato lo stesso standard segnale VGA in modo da funzione con l'attuale infrastruttura informatica nel world. CRT - Cathode Ray Tube. CRT LCD Differences. CRT LCD - Monitor LCD Spaccato Diagram. Therefore hanno un circuito traduttore interno che converte i segnali VGA ai necessari segnali di controllo display a cristalli liquidi tutto questo avviene automaticamente all'interno del circuito di Monitor LCD e funziona lo stesso per noi in modo che don t devono preoccuparsi di it. We re buono a go. The interfaccia VGA - segnale Requirements. Basically ci sono 5 requisiti segnale separato per l'interfaccia VGA alla funzione questi sono H-SYNC V-SYNC segnali di controllo e la risoluzione rosso verde e display a colori BLU segnali signals. The H-SYNC V-SYNC si invia al monitor, dettare quale Risoluzione impostazione che si sta tentando di utilizzare a seconda del monitor, può supportare solo una risoluzione specifica, dove altri monitor possono supportare più di un i negozi monitor di riferimento modelli di segnale per tutte le impostazioni di risoluzione disponibili, all'interno di un chip di memoria EEPROM che fa parte dei monitor impostazione interna risoluzione circuitry. Each richiede una specifica H - sync V-SYNC larghezza di impulsi di frequenza e duty cycle del segnale Questi requisiti sono state standardizzate da IBM useremo la dimensione più antico e piccolo risoluzione dello schermo a disposizione, come la maggior parte dei monitor VGA sosterranno it. That essere il VGA risoluzione 640 x 480 con un 60Hz Refresh rate. the rosso, verde e linee di segnali di controllo colore blu, ciascuna livelli d'uso analogico di tensione tra 0 0 a 0 7 volt in corrente continua per determinare la quantità di intensità del colore utilizzato per ciascun pixel come si sa, tutti i colori sono costituiti da mescolando diverse quantità di rosso, verde e blu together. H-SYNC V-SYNC Pulse Signals. Try e visualizzare le H-SYNC e V-Sync segnali come contatori personalizzati che sono costantemente in esecuzione e conteggio fino al loro valore dichiarato CIO, il ripristino delle zero e poi contare ancora una volta Ogni volta che H-SYNC contatore si azzera il contatore V-SYNC viene incrementato solo da 1. il GIF animata Immagine illustrato di seguito mostra come i segnali V-Sync H-Sync sono utilizzati insieme per creare il ciclo di aggiornamento dello schermo quando si guarda a questi segnali come contatori XY, che essenzialmente contano attraverso ogni pixel sullo schermo dal alto a sinistra tutta la strada fino in sequenza per il basso a destra Questo processo si ripete 60 volte al secondo, a causa della fatto che stiamo usando un aggiornamento 60Hz rate. the H-SYNC e modelli di segnale V-Sync che inviamo al monitor VGA, quando si lavora insieme, creano l'effetto di scansione Zig-Zag, come illustrato di seguito Ora, a seconda della frequenza, Pulse Width e ciclo di questi modelli di segnale possiamo creare diverse impostazioni di risoluzione per il monitor di display. So abbiamo una specifica H-SYNC e V-SYNC modello segnale per la creazione del ciclo di scansione Zig-Zag di una risoluzione dello schermo di 640 X 480 e abbiamo anche un altro H-SYNC e V-SYNC modello segnale per una risoluzione dello schermo 1600 x 1200, e molti more. The immagine qui sopra è in realtà mostrando ciò che chiama fotogrammi interlacciati È don t davvero bisogno di preoccuparsi che in questo momento, come non stiamo usando questo particolare formato l'immagine animata è principalmente utilizzato per mostrare il concetto di base di uno schermo Refresh Cycle. Now il fatto che stiamo usando una risoluzione di 640 x 480 questo significa che abbiamo 640 pixel che corrono dal lato sinistro del nostro schermo al lato destro Questo significa anche che noi abbiamo 480 che corrono dalla parte superiore dello schermo per le Bottom. In altre parole, quello che abbiamo qui è un x 480 pixel Matrix. You 640 può considerare l'alto a sinistra dello schermo, come il punto di partenza per i contatori H-SYNC e V-Sync a partire da zero The H-SYNC contatore procede poi a incrementare attraverso tutte le 640 pixel sulla prima fila orizzontale da sinistra a destra Una volta raggiunto il fine della fila, si resetta poi fino all'inizio Tuttavia questa volta, si muove anche verso il basso di un pixel alla riga successiva e incrementa il contatore V-SYNC da 1.This processo viene ripetuto fino a quando il contatore conta V-Sync a 479, che porta fino all'ultima riga in fondo allo schermo Poi, quando il contatore H-SYNC raggiunge l'ultimo pixel sull'angolo destro inferiore dello schermo 639, sia l'H-SYNC e contatori V-Sync vengono azzerati. questo ci riporta verso l'angolo del pixel in alto a sinistra e l'intero processo di conteggio ricomincia again. A unico passaggio su tutto lo schermo viene chiamato uno schermo del ciclo di aggiornamento e questo si ripete 60 volte al secondo per aggiornare la pagina e aggiornare ogni pixel per un particolare colore e, a sua volta, questo produce un'immagine sul screen. Review l'immagine GIF animata sopra per ottenere una migliore comprensione di questo processo di aggiornamento dello schermo in action.- Panoramica dei nostri 10 Block VHDL Circuit.- VHDL bLOCCHI - Esempi di architettura. Qui di seguito ho fornito alcuni Architettura e procedimenti esempi VHDL simile a quello che si avrebbe bisogno per ciascuno dei blocchi 10 VHDL di svolgere la loro funzione specifica spetta a voi per capire come applicare il codice per il proprio progetto e generare i segnali si need. VHDL BLOCCO 1 - L'orologio divisore Clock Divider. The dovrebbe essere un gioco da ragazzi per voi di capire, quindi nessun bisogno reale di un esempio per il nostro progetto VGA abbiamo bisogno di un segnale di clock di 25 MHz 175 MHz 25 nel nostro caso è bene compiamo questo dividendo il schede DE1 segnale di 50Mhz orologio in half. For MultiSim simulations. For un'impostazione utilizzare un periodo di clock di 20ns. For un'impostazione utilizzare un periodo di clock di 40ns. VHDL BLOCK 2 3 OROLOGIO 25MHz CLOCK 50MHz - un tipico Esempio mod. Il mio contatore MOD25 con un Power ON linea di reset, e un 25Mhz Clock. Single MOD Contatore Example. If si stanno avendo difficoltà a raggiungere gli impulsi del controller VGA per funzionare correttamente, provare a cambiare lo Stato azzeramento dei contatori MOD Prova questi valori del contatore e poi eseguire alcuni simulations. MOD-800 conta da 0 a 793.MOD-525 conta da 0 a 522.VHDL BLOCK 4 5 - Le orizzontale verticale Decoder macchine a stati. IMPULSI momentaneo USCITA LINES. Be consapevole del fatto che questa particolare macchina VHDL Stato creerà solo momentanei logico alto impulsi sulle tue uscite Le linee di stato di uscita rimarrà alto per solo 1 Clock Pulse, in base alla sorgente di ingresso CLK utilizzato per questa particolare VHDL Block. I STATEoutputs bisogno di essere alimentato in un circuito di aggancio che si terrà HIGH per un certo periodo di time. Single Stato macchina Example. Above sono alcuni esempi di varia contatore Stato Pulses. In la cattura dello schermo mostrato sopra, prestare molta attenzione alla differenza di tempo tra i due Markers. and come si riferiscono agli altri segnali Stati Shown. The Orizzontale verticale SYNC DisplayTime. FERMO CIRCUITO MACCHINE stato mostrato Timing BELOW.- orizzontale del segnale di sincronizzazione Waveforms. In i Diagrammi segnalare che seguono, mostrano l'orizzontale Vertical Sync Pulses e anche il orizzontale e verticale DISLAYTIME impulsi Questi modelli d'onda si verificano in una sequenza ripetitiva e mi hanno indicato i punti di partenza e l'arresto di questa ripetizione pattern. I hanno incluso anche l'H-DECODER e V-DECODER Momentaty HIGH PULSE Uniti, in relazione al modello di forma d'onda in question.- orizzontale DisplayTime segnale Waveforms.- sincronizzazione verticale del segnale Waveforms.- verticale DisplayTime forme d'onda del segnale. CHIUSURA DEL CIRCUITO DI STATO machines. The codice VHDL di seguito è un esempio di un circuito latch che attiverà un segnale di uscita a rimanere alta o bassa per un certo periodo di tempo fino a quando l'uscita in questione è assegnato a cambiare il suo stato Impulsi FERMO ingresso di reset sono utilizzati come trigger per avviare eventuali modifiche Questo è essenzialmente il tipo di circuito che è necessario implementare per ognuno dei segnali, come indicato nel precedente forma d'onda diagrams. Displaying oggetti sul cose screen. Now si ottiene un po 'più complicato qui avrò un paio di esempi pagina di processo per guidare lungo la strada, ma spetta a voi per capire come aggiungere i comandi di movimento per la vostra oggetti in grado modo migliore per capire come base oggetti colorati sono visualizzati sullo schermo è la seguente. Provate a guardare i contatori Horz e Vert MOD, più come un XY 2D sistema di coordinate su una Map. So prevedono nostri sportelli Orizz e Vert MOD come la posizione XY coordinate di una torcia elettrica che consiste nella scansione dello schermo Questa torcia sta controllando le etichette su ogni pixel viene attraverso le etichette indicano quale colore quel particolare pixel dovrebbe visualizzare rosso, verde o blu, o qualsiasi combinazione di modo three. The facciamo questo in VHDL è quello di utilizzare una serie aggiuntiva di stdlogicvectors o contatori, proprio come quello utilizzato per generare H-SYNC e V-SYNC segnala le coppie contatore diventano coordinate XY di riferimento per ogni singolo oggetto che visualizziamo sullo schermo Questo significa che avremo bisogno di una coppia XY contatore, per ogni oggetto separato che abbiamo sul Screen. So , come i nostri contatori Orizz e Vert MOD sono in esecuzione attraverso il ciclo di aggiornamento dello schermo, se in qualsiasi punto i contatori capita di avere la stessa identica coordinate X e Y come una delle coppie nuovo contatore XY. YREFERENCECOUNTER V-contatore e XREFERENCECOUNTER H-COUNTER. then possiamo usare questa condizione per attivare le linee RGB per avviare la visualizzazione di un colore particolare, ripeto a partire da quelle coordinate XY Questo significa che si deve aggiungere il numero di pixel XY per l'oggetto che si desidera visualizzare, per la dichiarazione sopra indicato Poiché hai essenzialmente solo detto al sistema in cui per iniziare a dipingere i colori, ma in realtà non da che parte andare Su Giù Sinistra Destra o anche dove fermarsi. YREFERENCECOUNTER V-contatore e XREFERENCECOUNTER H-COUNTER size. There è ancora un po 'di più ad esso, in modo da rivedere gli esempi DISPLAY processo che ho fornite di seguito, e vedere se si riesce a capire che out. BALL pagina di processo Esempio - VHDL Block 7.PADDLE 1 Visualizzare PROCESSO Esempio - VHDL Block 8 9.Also revisione pagine 208 e 209 dal libro di testo di accompagnamento che ho citato earlier. Below sono 2 esempi processo che potrebbe darvi qualche idea per ottenere una palla che rimbalza sulla Screen. Review due esempi, Prova il codice, manipolarlo, cambiarlo in giro con le proprie idee provare cose diverse e vedere se è possibile ottenere una palla da visualizzare e rimbalzare sul Screen. Now, per ottenere la palla collisioni lavorando con le pale questo potrebbe rivelarsi più impegnativo. Hopefully questi esempi processo contribuirà ad iniziare e pensare a modi migliori per scrivere il proprio codice VHDL. VIDEO PARTE 4 - DA NOTE POSTED. ADDITIONAL MERITO dettagli SFERA COLLISONS. The qui sotto per quanto riguarda le collisioni di pagaia potrebbe essere un po 'eccessivo per la maggior parte di voi Tuttavia, se sei un perfezionisti e sono sempre molto frustrato perché le collisioni palla con le pale non sono comportarsi nel modo che desidera si consiglia di leggere i dettagli mostrato below. It è importante rendersi conto che non importa in quale direzione la palla è in viaggio, UP, DOWN o su un angolo le condizioni che si applicano a ciascuna pala per una palla Collision ogni condizione provoca la stessa risposta, indipendentemente da quale lato della palla si scontra sulle Paddle. This è perché è singole condizioni di collisione object. The per ogni pala sono basati sulla sua contatore XY Pair. To avere risposte diverse collisione per ciascuna delle 4 sides. you a sua volta ha bisogno di 4 coppie contatore separato o 4 lati separati che compongono una paddle. The RGB concatenazione Visualizza Block. This Block è semplicemente un gruppo di porte AND che si uniscono o concatenare tutti i colori RGB in un unico MASTER RGB Output. So avete essenzialmente un Multi-Input e cancello per ciascuno dei singoli colori RGB uno per tutti i colori rosso, uno per tutto il verde e uno per tutto il BLU Infine questa uscita MASTER RGB può essere attivo solo durante la visualizzazione orizzontale tempo e il tempo di visualizzazione verticale in modo ancora un'altra porta AND viene utilizzato attivare l'uscita MASTER RGB solo quando H-DISPAYTIME V-DisplayTime sono in una elevata state. Altera DE1 scheda logica - linee RGB non utilizzati devono essere legati a GND. e 'importante assicurarsi che si legano tutte le linee di ingresso RGB non utilizzati GND in quanto questi possono a volte causare i segnali non collegati a galleggiante, che produce interferenze e del rumore sul VGA monitor. Well che dice tutto Folks. Hopefully questo tutorial vi almeno ottenere un po 'più vicino a finalizzare i vostri VHDL PONG Progetti.